9. Buatlah
rangkaian seperti gambar percobaan 3.b, ubah IC 74193N dengan 74LS 161N dan IC
74192N dengan 74LS160N
2. Gambar Rangkaian Simulasi
[Kembali]
Pada percobaan 3B kita akan mencoba membuat rangkaian synchronous counter. Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.
Berdasarkan percobaan 3B, rangkaian synchronous counter terdapat 6 sakelar yang mana sakelar ini dapat terhubung ke VCC yang akan memberikan logika 1 dan dapat juga terhubung ke ground yang akan memberikan logika 0). Sakelar ini dihubungkan dengan IC 74LS161 dan 74LS160 serta ada yang dihubungkan kegerbang OR.
Swicth SW4 akan dihubungkan kepada input D0 pada kedua IC, Swicth SW5 akan dihubungkan kepada input D1 pada kedua IC, Swicth SW6 akan dihubungkan kepada input D2 pada kedua IC, dan Swicth SW7 akan dihubungkan kepada input D3 pada kedua IC. Switch SW 1 dan SW2 akan dihubungkan pada kaki input kedua gerbang OR dan kaki lainnya akan dihubungkan kepada sinyal clock. Output dari gerbang OR1 dihubungkan kepada kaki ENP pada kedua IC dan output dari gerbang OR2 dihubungkan kepada kaki ENT pada kedua IC. Untuk kaki CLK dihubungkan kepada sinyal clock yang berfungsi sebagai trigger. Sedangkan kaki load dihubungkan kepada SW3 dan kaki MR dihubungkan kepada SW8.
Output pada IC akan dihubungkan kepada logic probe dan seven segment untuk melihat keluarannya yang berupa bilangan binar yang dikonversi kedalam bentuk hexadecimal yang akan ditampilkan oleh seven segmen
Terlihat pada kedua IC bahwa kaki MR dan Load merupakan aktif low makaketika kaki MR diberi input high maka output akan berada dikondisi reset to '0' atau bernilai 0 0 0 0 (pada seven segment akan menampilkan angka 0) sedangkan kaki lainnya pada IC tidak akan mempengaruhi output atau bernilai don't care. Sedangkan ketika kaki MR diberi input low dan kaki Load diberi inout low maka output dari IC akan berada dikondisi preset data atau menampilkan output berdasarkan input pada IC dan tidak melakukan counting. IC akan melakukan counting ketika semua kaki input diberi input high. sedangkan ketika kaki MR dan Load dinon aktifkan atau diberi logika high dan salah satu kaki ENP atau ENT diberi logika H maka output tidak akan berganti dan tidak terjadi lagi counting.
5. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar