Laporan Akhir Modul 2 Percobaan 2

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Modul II
Flip Flop

Percobaan 2

1. Jurnal [Kembali]

Gambar 1. Jurnal Percobaan 2

2. Alat dan Bahan [Kembali]

2.1 Alat [kembali]

a.. Jumper

Gambar 2. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 3. Modul De Lorenzo

2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (J-K Flip-Flop)

Gambar 4. IC 74LS112

b. IC 7474 (D Flip-Flop)

Gambar 5. IC 7474

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch

e. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 9. Rangkaian percobaan 2 di proteus

4. Prinsip Kerja Rangkaian [Kembali]

T Flip Flop

T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.

Pada IC 74LS112 terlihat input R dan S merupakan aktif low dan CLK merupakan fall time. ketika S dan R diberi input berlogika 1 maka kaki S dan R akan aktif, hal ini membuat kaki J dan K tidak mempengaruhi output atau bernilai don't care. Ketika R atau S atau keduanya aktif maka output akan berlaku seperti RS Flip Flop yaitu sebagai berikut:

Sedangkan ketika kaki R dan S tidak aktif dikarenakan diberikan input berupa 0. Maka kaki J dan K (atau kaki T) akan aktif dan mempengaruhi output. J dan K (kaki T) akan aktif jika kaki CLK mentrigger dengan mengubah input CLK dari 1 ke 0, hal ini dikarenakan kaki CLK bersifat fall time. Ketika keadaan ini terjadi maka output akan berlaku seperti tabel kebenaran pada T Flip Flop yaitu 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa apa yang terjadi saat B2 dan input J dan k dihubungkan ke clock. Gambarkan timing diagramnya. 

Jawab:

Pada IC 74LS112 bahwa kaki clock merupakan fall time dimana CLK akan mentrigger ketika sinyal clock berubah dari 1 ke 0. Pada saat CLK mentrigger (dari 1 ke 0), maka saat bersamaan kaki J dan K juga diberi input 0 oleh sinyal clock, Maka ketika J dan K bernilai 0 output tidak berubah dari sebelumnya sehingga pada kondisi awal sebelum diditrigger nilai Q = 0 sehingga Q’ = 1 maka outputnya akan selalu begitu dikarenakan J dan K tidak merubah output Q dan Q'. Namun akan berbeda kondisi jika kaki R dan S aktif (diberi input 0 karena aktif low), maka kaki J dan K tidak akan memperngaruhi output

7. Link Download [Kembali]

• Download HTML [klik disini]
• Download Rangkaian Percobaan 2 [klik disini]
• Download Video Percobaan 2 [klik disini]
• Download Datasheet IC 7474 (D Flip Flop) [klik disini]