Laporan Akhir Modul 2 Percobaan 1

 

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Modul II
Flip Flop

Percobaan 1

1. Jurnal [Kembali]

Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

2.1 Alat [kembali]

a.. Jumper

Gambar 2. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 3. Modul De Lorenzo

2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (J-K Flip-Flop)

Gambar 4. IC 74LS112

b. IC 7474 (D Flip-Flop)

Gambar 5. IC 7474

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch

e. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 9. Rangkaian percobaan 1 di proteus

Gambar 10. Rangkaian percobaan 1

4. Prinsip Kerja Rangkaian [Kembali]

JK Flip Flop

Pada IC 74LS112 terlihat input R dan S merupakan aktif low dan CLK merupakan fall time. ketika S dan R diberi input berlogika 1 maka kaki S dan R akan aktif, hal ini membuat kaki J dan K tidak mempengaruhi output atau bernilai don't care. Ketika R atau S atau keduanya aktif maka output akan berlaku seperti RS Flip Flop yaitu sebagai berikut:

Sedangkan ketika kaki R dan S tidak aktif dikarenakan diberikan input berupa 0. Maka kaki J dan K akan aktif dan mempengaruhi output. J dan K akan aktif jika kaki CLK mentrigger dengan mengubah input CLK dari 1 ke 0, hal ini dikarenakan kaki CLK bersifat fall time. Ketika keadaan ini terjadi maka output akan berlaku seperti tabel kebenaran pada JK Flip Flop yaitu 

D Flip Flop

Pada IC 7474 terlihat input R dan S merupakan aktif low dan kaki CLK merupakan rise time. ketika S dan R diberi input berlogika 1 maka kaki S dan R akan aktif, hal ini membuat kaki D tidak mempengaruhi output atau bernilai don't care. Ketika R atau S atau keduanya aktif maka output akan berlaku seperti RS Flip Flop yaitu sebagai berikut:

Sedangkan ketika kaki R dan S tidak aktif dikarenakan diberikan input berupa 0. Maka kaki D akan aktif dan mempengaruhi output. D akan aktif jika kaki CLK mentrigger dengan mengubah input CLK dari 0 ke 1, hal ini dikarenakan kaki CLK bersifat rise time. Ketika keadaan ini terjadi maka output akan berlaku seperti tabel kebenaran pada D Flip Flop yaitu  

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa apa yang terjadi saat input B3 dan B2 dihubungkan keclock dan K berlogika 1. Gambarkan timing diagramnya

Jawab:

Ketika JK flip-Flop diberikan Input B3 = clock dan B2 = clock serta K = 1 maka pada saat clock mengalami fall time (1 Ke 0) Untuk mentrigger JK flip flop maka saat bersamaan juga J diberi Input 0 oleh sinyal clock B2 sehingga ketika J = 0 dan K = 1, JK Flip-flop akan mengalami kondisi reset atau Output Q akan bernilai 0 dan nilai Q’ = 1 dikarenakan saat CLK mentrigger selalu disaat J = 0 Maka output akan selalu Q = 0 dan Q’ = 1. Namun akan berbeda kondisi jika kaki R dan S aktif, maka kaki J dan K tidak akan mempengaruhi output

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clock. Gambarkan timing diagramnya. 

Jawab: 

Ketika D flip flop diberi input B5= clock pada kaki CLK. Maka output akan Q=1 dan Q’=0 Karena pada IC 7474 kaki CLK akan mentrigger pada saat rise time atau dari 0 ke 1 sehingga pada saat yang bersamaan D juga bernilai 1 yang membuat kondisi 'set' pada D flip-flop atau Q = 1 dan Q’=0. Namun akan berbeda kondisi jika kaki R dan S aktif ( diberi input 0 karena aktif low), maka kaki D tidak akan mempengaruhi output.

7. Link Download [Kembali]

• Download HTML [klik disini]
• Download Rangkaian Simulasi [klik disini]
• Download Video Simulasi [klik disini]
• Download Datasheet IC 7474 (D Flip Flop) [klik disini]
• Download Datasheet IC 72LS112 (JK Flip Flop) [klik disini]