Laporan Akhir Modul 3 Percobaan 3


 

 




Modul III
Counter

Percobaan 3

1. Jurnal [Kembali]



Gambar 1. Jurnal Percobaan 3

2. Alat dan Bahan [Kembali]

2.1 Alat [kembali]
a.. Jumper
Gambar 2. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 3. Modul De Lorenzo


2.2 Bahan (proteus) [kembali]

a. IC 74193

Gambar 4. IC 74193



b. IC 74192

Gambar 5. IC 74192



c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch


e. Logicprobe
Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]


Gambar 9. Rangkaian percobaan 3a di proteus


Gambar 10. Rangkaian percobaan 3a


Gambar 11. Rangkaian percobaan 3b di proteus


Gambar 12. Rangkaian percobaan 3a

4. Prinsip Kerja Rangkaian [Kembali]

Pada counter synchronus, clock dipasang secara paralel sehingga output bergulir secara berbarengan. Hal ini terlihat pada rangkaian bahwa sinyal clock diberikan pada CLK secara berbarengan.

Perbedaan antara IC74192 dan IC74193 adalah pada outputnya. Pada IC74192 output count dimulai dari 0-15 (hexadecimal) sedangkan IC74193 output count dimulai dari 0-9 (desimal).

Terlihat dari tabel percobaan ketika kaki MR (master reset) diberi logika 1 maka semua output akan tereset menjadi 0 (atau dalam binary 0 0 0 0). Sedangkan ketika kaki PL diberi logika 0 maka kaki PL akan aktif dimana PL akan aktif bila diberi logika 0 karena kakinya bersifat aktif low. Ketika PL akatif (diberi logika 0) maka output akan tergantung terhadap input D0, D1, D2, dan D3. Untuk mencounting counter up atau down bergantung terhadap kaki UP dan DN dimana ketika diberi input HIGH pada pin DN dan sinyal clock pada pin UP, maka counter akan dalam kondisi counter up,sedangkan ketika diberi input HIGH pada pin UP dan sinyal clock pada pin D maka counter akan dalam kondisi counter down.

5. Video Rangkaian [Kembali]




6. Analisa [Kembali]

1. Apa itu fungsi pin Tcu dan TCD? Bagaimana cara penerapannya?

Jawab:

TCU berfungsi untuk mengindikasi bahwa perhitungan mencapai nilai maksimum (9 untuk LS192 dan 15 untuk LS193) dalam mode up counting. Sedangkan, TCD berfungsi untuk mengindikasi bahwa saat perhitungan mencapai nilai minimum dalam mode down counting.

Penerapan TCU: 
ketika perhitungan mencapai angka maksimum, sinyal count up clock akan berubah dari tinggi ke rendah yang menyebabkan TCU berubah menjadi Low. TCU akan tetap low hingga sinyal count up clock kembali high yang mana menandakan dimulainya perhitungan kembali dari awal sehinggal TCU dapat mengendali operasi yang terkait Perubahan penghitungen maksimum.

Penerapan TCD:
ketika perhitungan mencapai angka minimum, Sinyal count down clock akan berubah dari high menjadi low yang menyebabkan TCD berubah menjadi low. TCD tetap low hingga count down clock kembali bernilai high yang menandakan dimulainya perhitungan kembali dari angka tertinggi

2. Apa Pengaruh gerbang OR pada rangkaian 3B? 

Jawab:

- Gerbang OR1 terhubung kekaki UP berfungi untuk mengendali up counting. Ketika salah satu kaki input gerbang OR1 aktif maka output OR1 akan aktif dan diteruskan kekaki UP sehingga terjadi up counting.
- Gerbang OR2 terhubung kekaki DN berfungsi untuk mengendali down counting. Ketika salah satu input OR1 aktif maka output OR1 akan aktif ban diteruskan kekaki DN sehingga terjadi down counting.

3. Bagaimana Pengaruh pin MR pada rangkaian? Jelaskan menggunakan gambar rangkaian dalam dari IC tersebut! 

Jawab:

Pengaruh pin MR (Master reset) pada IC 74192 dan 74193 adalah Ketika MR diberi input high, maka kaki MR aktif dan mereset output (Q0 = 0, Q1 = 0, Q2 = 0, dan Q3=0).


(atau jelasnya ada didatasheet)



Terlihat pada rangkaian dalam IC, ketika MR diberi logika 1 maka akan dibalikkan oleh gerbang NOT yang menghasilan output 0 kemudian dibalikkan sehingga menjadi 1 dan masuk kekaki input gerbang OR yang mana ketika salah satunya atau keduanya diberi input 1, maka output gerbang OR adalah 1 sehingga akan mengaktifkan kaki R yang akan mereset output flip-flop. Dikarenakan jika salah satu kaki OR berlogika 1 telah membuat output OR bernilai 1 sehingga kaki lain bernilai don't care. Begitu pula pada kondisi flip flop lainnya sehingga keempat flip-flop berlogika 0 (atau kondisi reset). Ketika MR berlogika 1 akan masuk kegerbang NOT sehingga output menjadi nol dan diteruskan kegerbang NAND dimana jika inputnya ada yang nol akan berlogika 1 sehingga kaki S tidak aktif dan yang aktif hanya kaki R untuk mereset output.

7. Link Download [Kembali]



















Aina Malyona - Tidak ada komentar:

Laporan Akhir Modul 3 Percobaan 1


 

 




Modul III
Counter

Percobaan 1

1. Jurnal [Kembali]

Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

2.1 Alat [kembali]
a.. Jumper
Gambar 2. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 3. Modul De Lorenzo


2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (J-K Flip-Flop)


Gambar 4. IC 74LS112


c. Power DC

Gambar 5. Power DC

d. Switch (SW-SPDT)

Gambar 6. Switch


e. Logicprobe
Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]




Gambar 8. Rangkaian percobaan 1 di proteus


Gambar 9. Rangkaian percobaan 1


4. Prinsip Kerja Rangkaian [Kembali]

Asynchronous counter (counter asyncronous) adalah counter yang sinyal clocknya hanya diberikan pada trigger flip flop pertama dimana untuk input trigger flip flop selanjutnya dipengaruhi oleh output flip flop sebelumnya. Dalam counter asyncronous, perubahan nilai output terjadi ketika ada perubahan pada input tertentu. Misalnya, dalam counter 4-bit asyncronous, flip-flop pertama mengubah nilainya ketika clock berubah, flip-flop kedua mengubah nilainya ketika flip-flop pertama berubah, flip-flop ketiga mengubah nilainya ketika flip-flop kedua berubah, dan seterusnya.



Berdasarkan gambar diatas terlihat bahwa sinyal clock hanya diberikan pada kaki input CLK flip flop pertama. Untuk kaki JK flip flop inputnya dihubungkan menjadi satu (atau menjadi T Flip Flop) dimana nilai J dan K berlogika 1 sehingga outputnya akan bersifat toogle dimana JK Flip Flop akan mentoogle output ketika kaki CLK diberi input dari 1 ke 0 dikarenakan kaki CLK bersifat fall time. Sedangkan untuk kaki S dan R diberi input high sehingga kaki S Dan R tidak aktif dikarenakan kaki S dan R bersifat aktif low. Terlihat bahwa pada gambar diatas, input trigger pada flip flop selanjutnya akan dipengaruhi oleh output Q pada flip flop sebelumnya. Hal ini membuat flip flop akan mencounter up outputnya sedangkan jika kaki trigerr flip flop selanjutnya dihubungkan dengan Q' dari flip flop sebelumnya maka output akan bersifat counter down.

5. Video Rangkaian [Kembali]





6. Analisa [Kembali]

1. Apa perbedaan dari IC 74LS90 dengan 7493? Jelaskan berdasarkan pinout dan kegunaan setiap pinoutnya

Jawab:

Perbedaan antara IC 74LS90 dan 7493 berdasarkan pinout dan kegunaanya yaitu:

a. IC 74LS90
- Input terdiri dari 4 pinout yaitu R0(1), R0(2), R9(1), dan R9(1) 
- R0 (reset 0) berfungsi untuk mereset output menjadi 0 ketika diberikan logika high pada kedua pin RO yaitu R0(1) dan R0(2)
- R9 (reset 9) berfungsi sebagai mengreset output menjadi 9 (1001) Ketika kedua pin R9 diberi logika high.
- Output terdiri dari Q1, Q2, Q3, dan Q4 dimana berfungsi sebagai output penghitung dalam bentuk decimal (BCD).
- Ketika salah satu R0 dan R9 diberikan input low maka akan terjadi counting dari 0000 - 1001 (decimal)

b. IC 7493
- Input terdiri 2 pinout yaitu R0(1) dan R0(2) 
- R0 (reset 0) berfungsi untuk mereset output Ketika kedua kaki R0 diberi logika 1.
- Ketika salah satu pin R0 diberi logika low maka ic 7493 akan mencounter dari 0000-1111 (hexadecimal).
- Output terdiri dan QA, QB, QC dan QD dimana berfungsi sebagai output perhitung dalam bentuk biner

2. Analisa sinyal output yang dikeluarkan JK flip-flop kedua dan ketiga ? kenapa flip-flop terakhir disebut MSB? 
 
Jawab:
 
Berdasarkan konsep asynchronous counter dimana sinyal clock hanya diberikan pada flip-flop pertama dan kemudian input selanjutnya dipengaruhi oleh output flip-flop sebelumnya sehingga JK flop flop 2 akan mengubah outputnya berdasarkan JK flip-flop 1. Flip-flop 2 akan mentooglekan outputnya ketika JK Flip Flop pertama mentrigger CLK JK flip flop 2 dari 1 ke 0 dikarenakan kaki clock merupakan fall time sehingga dapat disimpulkan input JK flip-flop 2 dipengaruhi oleh output JK flip-flop 1. Begitu pula JK flip-flop 3 terhadap JK flip flop 2.
 
Flip-flop terakhir disebut MSB (Must significant bit) karena dalam urutan biner, bit paling berpengaruh besar berada pada posisi depan sehingga jika counter 4-bit (4 flip-flop) maka flip-flop ke-4 akan menjadi MSB.

7. Link Download [Kembali]






Aina Malyona - Tidak ada komentar:

Tugas Pendahuluan Modul 3 Percobaan 3 Kondisi 9

 

1. Kondisi [Kembali]

9. Buatlah rangkaian seperti gambar percobaan 3.b, ubah IC 74193N dengan 74LS 161N dan IC 74192N dengan 74LS160N

 
2. Gambar Rangkaian Simulasi [Kembali]


3. Video Simulasi [Kembali]




4. Prinsip Kerja [Kembali]

Pada percobaan 3B kita akan mencoba membuat rangkaian synchronous counter. Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.

Berdasarkan percobaan 3B, rangkaian synchronous counter terdapat 6 sakelar yang mana sakelar ini dapat terhubung ke VCC yang akan memberikan logika 1 dan dapat juga terhubung ke ground yang akan memberikan logika 0). Sakelar ini dihubungkan dengan IC 74LS161 dan 74LS160 serta ada yang dihubungkan kegerbang OR.

Swicth SW4 akan dihubungkan kepada input D0 pada kedua IC, Swicth SW5 akan dihubungkan kepada input D1 pada kedua IC, Swicth SW6 akan dihubungkan kepada input D2 pada kedua IC, dan Swicth SW7 akan dihubungkan kepada input D3 pada kedua IC. Switch SW 1 dan SW2 akan dihubungkan pada kaki input kedua gerbang OR dan kaki lainnya akan dihubungkan kepada sinyal clock. Output dari gerbang OR1 dihubungkan kepada kaki ENP pada kedua IC dan output dari gerbang OR2 dihubungkan kepada kaki ENT pada kedua IC. Untuk kaki CLK dihubungkan kepada sinyal clock yang berfungsi sebagai trigger. Sedangkan kaki load dihubungkan kepada SW3 dan kaki MR dihubungkan kepada SW8.

Output pada IC akan dihubungkan kepada logic probe dan seven segment untuk melihat keluarannya yang berupa bilangan binar yang dikonversi kedalam bentuk hexadecimal yang akan ditampilkan oleh seven segmen


Terlihat pada kedua IC bahwa kaki MR dan Load merupakan aktif low makaketika kaki MR diberi input high maka output akan berada dikondisi reset to '0' atau bernilai 0 0 0 0 (pada seven segment akan menampilkan angka 0) sedangkan kaki lainnya pada IC tidak akan mempengaruhi output atau bernilai don't care. Sedangkan ketika kaki MR diberi input low dan kaki Load diberi inout low maka output dari IC akan berada dikondisi preset data atau menampilkan output berdasarkan input pada IC dan tidak melakukan counting. IC akan melakukan counting ketika semua kaki input diberi input high. sedangkan ketika kaki MR dan Load dinon aktifkan atau diberi logika high dan salah satu kaki ENP atau ENT diberi logika H maka output tidak akan berganti dan tidak terjadi lagi counting.

5. Link Download [Kembali]
 
HTML Link
Download file rangkaian percobaan 3 kondisi 9 Link
Download video percobaan 3 kondisi 9  Link
Download Datasheet 74LS161 (Synchronous 4 Bit Counters)  Link
Download Datasheet 74LS160 (BCD Decade Counters) Link
Download Datasheet Seven Segment (4 Input) Link





























Aina Malyona - Tidak ada komentar:

Tugas Pendahuluan Modul 3 Percobaan 2 Kondisi 9

 

1. Kondisi [Kembali]

9. Buatlah rangkaian seperti gambar percobaan 2, ganti probe dengan seven segment dan ubah sumber tegangan menjadi 12 volt


2. Gambar Rangkaian Simulasi [Kembali]

Percobaan 2a

Percobaan 2b


3. Video Simulasi [Kembali]



4. Prinsip Kerja [Kembali]

Pada percobaan 2 kita akan mencoba membuat rangkaian Asynchronous counter. Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.


Berdasarkan percobaan 2, rangkaian Asynchronous counter terdapat 6 sakelar yang mana sakelar ini dapat terhubung ke VCC yang akan memberikan logika 1 dan dapat juga terhubung ke ground yang akan memberikan logika 0). Sakelar ini dihubungkan dengan IC 74LS90 dan 7493.

Pada percobaan 2a, input CKA dan CKB dihubungkan ke langsung keclock tanpa dihubungkan kepada output. Sedangkan pada percobaan 2b, hanya CKB yang terhubung ke clock dan CKA akan dihubungkan dengan output pertama dari counter, dimana pada IC74LS90 akan dihubungkan kepada Q0 dan pada IC 7493 akan dihubungkan kepada QA. 

Berdasarkan percobaan 2 terlihat IC counter akan menghasilkan keluaran logika 4-bit. Output 4-bit dari setiap counter akan dihubungkan ke 7-segment untuk menampilkan output dalam bentuk bilangan desimal atau heksadesimal. Selain itu, output counter juga dihubungkan ke probe logika agar dapat melihat konversi biner ke desimal atau heksadesimal.

Pada counter 74LS90, R0(1) dan R0(2) berfungsi sebagai Reset, dan R9(1) dan R9(2) berfungsi sebagai Set. Ketika R0(1) dan R0(2) diberikan logika 1, output di-reset menjadi logika 0 sehingga seven segment menunjukkan angka 0 dan probe logika menunjukkan 0000 (dalam bentuk biner). Ketika R9(1) dan R9(2) diberikan logika 1, output di-set menjadi nilai maksimum dari bit yang dihitung, maka pada seven segment akan menampilkan angka 9, dan probe logika menunjukkan 1001 (9 dalam bentuk biner). Dalam kondisi ini, ketika R0(1) atau R0(2) diberikan logika apa pun, nilainya menjadi tidak mempengaruhi output (don't care). Ketika salah satu dari R0 dan R9, misalnya R1(0) dan R9(1), diberikan logika low, output akan bergantian menjadi logika 1 atau dalam kondisi counting. Jika CKA tidak dihubungkan ke output, seven segment akan menunjukkan penghitungan tetapi tidak berurutan. Namun, jika CKA dihubungkan ke output Q0, seven segment akan menghitung dengan menampilkan angka 0-9 atau 0000-1001 secara berurutan.

Pada counter 7493, hanya R0(1) dan R0(2) yang ada. Ketika diberikan logika 1, output akan direset sehingga semua output menjadi logika 0, seven segment menampilkan angka 0, dan probe logika menunjukkan 0000. Ketika salah satu dari R0(1) dan R0(2) diberikan logika 1, jika CKA tidak dihubungkan ke output, output akan menghitung naik tetapi tidak berurutan. Namun, jika CKA dihubungkan ke Q(A), seven segment akan menampilkan penghitungan naik secara berurutan dari 0000 hingga 1111.

5. Link Download [Kembali]

HTML Link
Download file rangkaian percobaan 2 kondisi 9 Link
Download video percobaan 2 kondisi 9  Link
Download Datasheet 74LS90 (Decade and Binary Counters/Decimal) Link
Download Datasheet 7493(Decade and Binary Counters/Hexadecimal) Link
Download Datasheet Seven Segment (4 Input) Link






























Aina Malyona - Tidak ada komentar:
Langganan: Postingan (Atom)