Laporan Akhir Modul 4 Percobaan 1


 

 

Modul IV
Shift Register dan Seven Segment

Percobaan 1

1. Jurnal [Kembali]


Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

2.1 Alat [kembali]
a.. Jumper
Gambar 2. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 3. Modul De Lorenzo


2.2 Bahan (proteus) [kembali]

a. IC74111


Gambar 4. IC 74111

b. Gerbang AND

Gambar 5. Gerbang AND

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch


e. Logicprobe
Gambar 8. Logic Probe
f. Gerbang NOT

Gambar 9. Gerbang NOT

3. Rangkaian Simulasi [Kembali]



Gambar 10. Rangkaian percobaan 1 di proteus

4. Prinsip Kerja Rangkaian [Kembali]

Dalam percobaan 1, terdapat 4 J-K Flip-flop dan sebuah gerbang AND dan NOT. Output yang dihasilkan adalah 4 bit yang ditampilkan menggunakan logic probe.  Switch 6 dihubungkan dengan kaki J dan K dari salah satu flip-flop. Input J berasal langsung dari Switch ke-6, sementara input K berasal dari Switch ke-6 yang di-NOT-kan, sehingga Input J dan K selalu berlawanan, jadi kondisi JK Flip Flop hanya bisa menset atau menreset output. Selain itu, Switch 7 juga terhubung ke salah satu kaki gerbang AND, kaki lain dari gerbang AND dihubungkan dengan sinyal clock. Fungsi gerbang AND di sini adalah untuk  mengatur output apakah serial atau paralel. Maka jika clock flip flop langsung dihubungkan Ke sumber clock, maka hanya kondisi SISO dan PISO yang memungkinkan. untuk mengeluarkan data output serentak atau paralel, clock harus tidak aktif atau tidak mentrigger sehingga dibutuhkan gerhang AND. Pada percobaan 1, terdapat empat mode shift register yang dapat dipilih, yaitu SISO (serial in serial out), PISO (paralel in serial out), SIPO (serial in paralel out), dan PIPO (paralel in paralel out). Pemilihan mode shift register dapat dipilih dengan mengatur switch pada rangkaian. 


Untuk mengatur kondisi SISO, B3-B6 diatur sebagai logika 0, sehingga kaki Set tidak aktif. B0 dan B2= 1 sehingga kaki Reset tidak aktif karena diberi logika 1 (aktif low). B2=1 terhubung ke gerbang AND, sehingga akan menghasilkan clock pada gerbang AND ketika salah satu kaki gerbang AND menerima sinyal clock bernilai 1. B1 terhubung ke kaki J dan K, di mana B1 dihubungkan ke J dan B1' (B1 dihubungkan dengan gerbang NOT) dihubungkan ke K. Hal ini menghasilkan output Set atau Reset, sehingga data akan masuk satu per satu dalam kondisi Set dan keluar satu per satu secara serial dalam kondisi Reset. Kondisi ini dikenal sebagai serial in serial out.


Untuk mengatur kondisi SIPO, B3-B6 diatur sebagai logika 0, sehingga kaki Set tidak aktif. B0 diatur sebagai logika 1, sehingga kaki Reset tidak aktif. Output dikendalikan oleh kaki J dan K dengan syarat bahwa kaki CLK terhubung ke sinyal clock. B2 diatur sebagai logika 1, sehingga data akan masuk secara serial. Kemudian, saat B3-B6 secara keseluruhan diatur sebagai logika 0 dan B2 juga diatur sebagai logika 0, data akan keluar secara paralel atau serentak. Kondisi ini dikenal sebagai Serial In Paralel out (SIPO) Untuk mengatur kondisi PISO. Pada kondisi ini, kaki Set dapat diaktifkan. B1 diatur sebagai logika 0 dan terhubung ke kaki J dan K. B0 diatur sebagai logika 1 dan terhubung ke kaki R, sehingga kaki R tidak aktif. B2 diatur sebagai logika 1 dan terhubung ke kaki pertama gerbang AND, menghasilkan clock pada kaki CLK dan hal ini membuat kaki J dan K dapat ditrigger. Akibatnya, data akan keluar secara serial atau satu per satu karena kondisi Reset pada flip-flop yang dipengaruhi oleh Clock. Kondisi ini dikenal sebagai Paralel In Serial out (PISO)


Untuk mengatur kondisi PIPO. B0 diatur sebagai logika 1, sehingga kaki Reset tidak aktif. B2= 0 dan terhubung ke gerbang AND. Karena B2=0, CLK tidak dapat mentrigger JK Flip Flop, sehingga data atau output flip-flop dipengaruhi oleh kaki R dan S. Akibatnya, data akan masuk dan keluar secara paralel, sesuai dengan inputan biner B3-B6. Kondisi ini dikenal sebagai Paralel In Paralel Out (PIPO)



5. Video Rangkaian [Kembali]


6. Analisa [Kembali]

1. Analisa output yang dihasilkan tiap-tiap kondisi

Jawab:

a) Kondisi 1: Rangkaian SISO
B3-B6=0
B0-B2=1
B1 = X
Berdasarkan percobaan, dilihat bahwa kaki s pada flip flop terhubung kepada B3'-B6' dan kaki s merupakan aktif low yang mana jika diberikan logika 0, kaki set akan aktif dan membuat kaki J dan K tidak aktif, Pada percobaan B3-B6=0 sehingga B3'-B6' = 1, hal ini membuat kaki set tidak aktif. Sedangkan, kaki R dihubungkan kepada kaki B0, R aktif jika diberi logika 0 karena aktif low karena B0 - 1 sehingga kaki R tidak aktif. Ketika B2 diberi logika 1 maka diakan menclockkan flip-flop sehingga terlihat input akan masuk satu per satu dan juga keluar satu per satu, kondisi ini dikenal sebagai serial in serial out (SISO).

b) Kondisi 2: Rangkaian SIPO
B3-B6 =0
B1= X
B0= 1
B2= 
Dikarenakan Input R dan  sama dengan kondisi 1, maka kaki R dan S tidak aktif. Switch B2 terhubung salah satu kaki gerbang AND dan kaki lainnya dihubungkan ke clock dikarenakan AND akan beroutput 1 Jika hanya kedua kakinya beringat 1 sehingga untuk melakukan clock dilakukan rise time (0 ke 1) atau output gerbang AND harus selalu berubah (sinyal clock), untuk melakukan itu, output B2 harus selalu 1. Namun kondisi 2 B2 dari 1 ke 0 sehingga input masuk secara satu-satu dan ketika B2 mencapai 0, output J dan k tidak aktif lagi atau output keluar secara serentak, kondisi Ini dikenal sebagai SIPO

c) Kodisi 3: Rangkaian PISO
B3-B6= X
B1= 0
B0, B2= 1
Pada kondisi ini, B3-B4 bertindak sebagai Input dimana input masuk secara serentak, sedangkan output akan keluar secara satu per satu atau yang dikenal sebagai paralel in serial out (PISO)

d) Kodisi 4: Rangkaian PIPO
B3-B6= X
B0= 1
B1, B2= 0
Pada kondisi ini, input akan masuk secara bersamaan dan output juga keluar secara bersamaan dikarenakan B2 = 0 sehingga gerbang AND selalu beroutput 0 yang membuat clock tidak mentrigger flip-flop atau flip-flop dipengaruhi oleh R dan S. Kondisi ini dikenal sebagai paralel in paralel out (PIPO)

2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langkung ke flip-flop, bandingkan output yang didapatkan.

Jawab:

Pada rangkaian, gerbang AND berfungsi mengatur output apakah Serial atau paralel. Maka jika clock flip flop langsung dihubungkan Ke sumber clock, maka hanya kondisi SISO dan PISO yang memungkinkan. Untuk mengeluarkan data output serentak atau paralel, clock harus tidak aktif atau tidak mentrigger sehingga dibutuhkan gerhang AND.

7. Link Download [Kembali]














Aina Malyona -

Tidak ada komentar:

Posting Komentar

Langganan: Posting Komentar (Atom)